Еволюція архітектур цифрових пристроїв множення у базисі алгебри логіки

Анотація

У сучасній архітектурі обчислювачів операція множення є значно складнішою за додавання. Якщо суматори визначають базову швидкість АЛП, то ефективність пристроїв множення (або Помножувачів) лімітує продуктивність систем у задачах цифрової обробки сигналів, криптографії та штучного інтелекту. Фундаментом для побудови будь-якого цифрового помножувача є апарат алгебри логіки. На рівні логічних вентилів процес множення двійкових чисел традиційно розпадається на два ключові етапи: формування масиву часткових добутків та їхнє подальше каскадне підсумовування. Попри те, що математична суть операції залишається незмінною, існує велика кількість апаратних реалізацій, кожна з яких пропонує власний компроміс між швидкістю роботи, площею на кристалі та споживаною потужністю. У цій роботі розглядається еволюція логічних схем множення: від класичних матричних структур, що мають регулярну, але повільну топологію, до високоефективних деревних структур Воллеса та Дадда. Окрему увагу в дослідженні приділено методам подолання фізичних меж швидкодії комбінаційної логіки. Зокрема, аналізується впровадження бар’єрних регістрів для розбиття критичного шляху проходження сигналу. Метод конвеєризації перетворює статичну схему процедури множення  (або Блоку множення) на динамічну «складальну лінію», що дозволяє обробляти нові набори даних у кожному такті, значно підвищуючи пропускну здатність пристрою. Також у роботі аналізуються методи скорочення кількості операцій за допомогою алгоритму Бута та особливості впровадження цих архітектур у сучасні напівпровідникові системи типу FPGA та ASIC. Розглядається сучасний модульний підхід до проектування, який дозволяє мінімізувати енерговитрати в системах на кристалі (SoC). Дослідження цих підходів дозволяє глибше зрозуміти, як за допомогою комбінації логічних елементів та стратегій керування часовими затримками досягається експоненціальне зростання обчислювальної потужності сучасних мікропроцесорних систем.